Введение к работе
Актуальность работы. Одним из путей повышения помехоустойчивости систем передачи и обработки данных является использование помехоустойчивого кодирования и в частности циклического кода Рида-Соломона (РС-код). Реализующие его устройства (РС-кодеки — обобщенное название PC-кодеров и РС-декодеров) применяются, например, в цифровом телевидении, в спутниковой и сотовой связи, при передаче данных по телефонным каналам, в системах хранения информации на магнитных и оптических дисках, в оптоволоконных сетях, например, сетях стандарта ITU-T G.709 (коротко G.709). Используемые в высокоскоростных системах реального времени PC-кодеки представляют собой отдельные устройства, в которых применяются различные методы повышения быстродействия: параллелизм, конвейеризация и т.д. Проектирование PC-кодеков и реализация их в виде СБИС или на ПЛИС достаточно сложная задача. При разработке аппаратуры РС-кодеков с помощью современных САПР приходится находить баланс между:
качеством проектов как объектов интеллектуальной собственности: уровнем описания проекта (высокоуровневое/низкоуровневое), повторнопригодностью проекта, параметризованностью (настраиваемостью на различные PC-коды и независимость от САПР и элементной базы конкретной фирмы) их описаний;
техническими характеристиками (аппаратными показателями) конечного продукта, получаемого при реализации проекта «в железе»: временными (Т — максимальной тактовой частотой работы устройства, Л — латентностью определяемой как время в тактах от поступления символа на вход кодека до его выхода из кодека, П — пропускной способностью, числом символов РС-кода, обрабатываемых в заданную единицу времени, например в секунду), С — сложностью аппаратуры (количеством триггеров, логических элементов -LUT и блоков памяти, используемых в микросхеме ПЛИС для реализации данного устройства), мощностными (рассеиваемой мощностью), надежностными и др.;
экономическими характеристиками, которые определяются временем и трудоёмкостью процесса проектирования, требованиями к квалификации проектировщиков, к инструментальным ЭВМ, САПР и т.п.
Возможны разные подходы к проектированию PC-кодеков. Первый путь-использовать готовые IP-ядра. Можно приобрести у сторонних фирм проект РС-кодека в виде объекта интеллектуальной собственности (IP-ядра) или создавать его с помощью генераторов ядер современных САПР. Преимущество этого пути — резкое уменьшение сроков и трудоёмкости процесса проектирования. Недостаток — закрытость для пользователя описания IP-ядра и невозможность его изменения. Отметим ещё, что в Интернете имеется несколько открытых и бесплатных проектов PC-кодеков в виде высокоуровневых HDL-описаний, но их качество невысокое и такие проекты в основной массе не параметризованны (рассчитаны только на определенный PC-код). Второй путь — собственная разработка HDL-описания
проекта. Этот путь позволяет приобрести опыт коллективу проектировщиков и получить повторнопригодные описания. Недостатки такого подхода — высокая трудоёмкость и большие сроки проектирования, повышенные требования к квалификации проектировщиков и т.п. В этом случае важен выбор уровня HDL-описаний проектов, выбор методологии и технологии проектирования, наличие наработок в виде наборов HDL-описаний типовых функциональных узлов и блоков РС-кодеков. Кроме того, помимо разработки HDL-описаний самих РС-кодеков больших усилий требует расчёт параметров настройки, используемых в HDL-описаниях блоков РС-кодеков и подготовка эталонных данных, используемых при верификации проектов методом имитационного моделирования.
В последнее время отмечается спрос на многоканальные PC-кодеки (Multichannel codecs). Например, вариант OTU-2 международного стандарта передачи данных в оптоволоконных сетях ITU-T G.709, работающих со скоростью 10.709 Гбит/с предполагает в канале передачу с перекрытием 16-ти кодовых слов. Соответственно стоит вопрос о создании соответствующих РС-кодеков, в организации которых актуальные вопросы параллелизма, конвейеризации и временного мультиплексирования.
Учитывая вышесказанное, представляются актуальной задача анализа способов организации РС-кодеков, создание методики проектирования таких устройств на основе высокоуровневых параметризованных HDL-описаний их типовых функциональных узлов и блоков.
Основная цель работы — разработка средств проектирования РС-кодеков на базе ПЛИС в виде подмножества высокоуровневых параметризованных HDL-описаний типовых функциональных узлов и блоков РС-кодеков, а также практическая проверка их эффективности на примере проекта многоканального РС-кодека для оптоволоконных сетей связи стандарта G.709.
В число задач, которые были поставлены и решены в работе вошли:
-
исследование и анализ алгоритмов основных арифметических операций в полях Галуа и операций над полиномами, коэффициенты которых принадлежат этому полю, определение состава и функций типовых функциональных узлов, эффективно реализующих их аппаратно;
-
анализ и выбор вариантов алгоритмов типовых блоков РС-кодеков с точки зрения оценки эффективности их аппаратной реализации;
-
исследование и анализ особенностей схемотехники ПЛИС и различных подходов к автоматизированному проектированию устройств на ПЛИС применительно к реализации типовых функциональных узлов и блоков РС-кодеков;
-
исследование и разработка библиотеки высокоуровневых параметризованных Verilog-описаний типовых функциональных узлов и блоков РС-кодеков, учитывающих специфику операций в полях Галуа и особенности элементной базы ПЛИС;
-
разработка библиотеки МАТЬАВ-функций, предназначенных для генерации значений параметров, используемых в HDL-описаниях узлов PC-кодеков и для генерации эталонных значений данных, используемых при верификации HDL-описаний PC-кодеков методом имитационного моделирования;
-
применение предложенных средств автоматизации проектирования и исследование их эффективности на примере разработки проектов одноканальных и многоканальных PC-кодеков с высокой пропускной способностью применительно к системам оптоволоконной связи стандарта G.709.
Объектом исследования являются PC-кодеки, их аппаратная реализация в элементном базисе ПЛИС типа FPGA, высокоуровневые параметризованные описания функциональных узлов и блоков PC-кодеков, методы и средства автоматизации проектирования PC-кодеков с использованием HDL-библиотек высокоуровневых описаний их типовых функциональных узлов и блоков.
Предметом исследования является структура и алгоритмы функционирования PC-кодеков, их аппаратная реализация в элементном базисе ПЛИС и средства автоматизации проектирования PC-кодеков на базе библиотек высокоуровневых описаний типовых узлов и блоков.
Используемыми методами и средствами исследования являются: метод имитационного моделирования, математический аппарат полей Галуа, помехоустойчивые коды Рида-Соломона, алгоритмы кодирования и декодирования, в том числе алгоритмы функционирования отдельных блоков этих устройств — Берлекэмпа-Месси и Евклида, и также формула Форнея. В качестве инструментария применён пакет прикладных программ MATLAB, ориентированный на решение задач математических вычислений, язык описания аппаратуры HDL Verilog, САПР ПЛИС фирмы XILINX, САПР и пакет моделирования Questasim фирмы Mentor Graphics.
Научная новизна диссертации заключается в:
-
исследовании и анализе различных алгоритмов выполнения арифметических операций в поле Галуа и создании библиотек высокоуровневых параметризованных HDL-описаний типовых функциональных узлов, эффективно реализующих эти операции в элементном базисе ПЛИС типа FPGA;
-
исследовании и анализе типовых алгоритмов блоков PC-кодеков, оценке эффективности вариантов их схемной реализации и создании библиотеки высокоуровневых параметризованных HDL-описаний типовых блоков РС-кодеков, эффективно реализуемых на ПЛИС типа FPGA;
-
разработке методики автоматизированного проектирования PC кодеков на базе расширяющегося подмножества высокоуровневых параметризованных HDL-описаний типовых функциональных узлов и блоков;
-
исследовании способов организации многоканальных декодеров и создании
HDL-описания проекта многоканального PC-декодера эффективно аппаратно реализуемого на ПЛИС типа FPGA. Его пропускная способность в два раза превышает пропускную способность известных аналогов.
Достоверность выводов и рекомендаций, сформулированных в диссертации, обусловлена корректной постановкой задач и данными, полученными в результате имитационных и физических экспериментов на отладочных платах ML405 и SP605 фирмы XILINX.
Научные положения, выносимые на защиту:
-
способ высокой параметризации HDL-описаний проектов типовых функциональных узлов и блоков РС-кодеков;
-
методика автоматизированного проектирования PC-кодеков на базе наборов высокоуровневых параметризованных HDL-описаний их типовых функциональных узлов и блоков;
-
подмножество высокоуровневых HDL-описаний типовых функциональных узлов и блоков PC-кодеков, эффективно аппаратно реализуемых в логическом базисе ПЛИС типа FPGA. Эти описания могут быть использованы не только при разработке PC-кодеков, но и как базовые компоненты в проектах систем обработки информации, основанных на применении полей Галуа. Библиотека не имеет известных аналогов;
-
проект многоканального декодера для оптоволоконных сетей стандарта G.709 отличающегося от известных более высокой пропускной способностью.
Практическая значимость. Предложенная методика позволяет уменьшить его сроки и трудоёмкость, повысить качество проектов. Эффективность разработанной методики продемонстрирована на примере проектирования многоканального РС-декодера стандарта G.709 со скоростью передачи до 51 Гбит/с.
Показана эффективность предложенных решений путём сравнения полученных результатов с известными аналогами. Авторский проект многоканального РС-декодера обладает более высокой пропускной способностью, чем наилучший из известных, построенный на базе IP-ядер фирмы XILINX.
Внедрение результатов исследований. Результаты исследования используются в учебном процессе кафедры ВМСиС МЭИ в курсах «Инженерное проектирование и САПР». Предполагается их использовать и в курсе «Цифровая обработка сигналов».
Апробация результатов работы. Основные положения диссертации докладывались на следующих конференциях и семинарах: научный семинар, посвященный памяти д.т.н., профессора З.М. БЕНЕНСОНА, ВЦ РАН, 2008; тринадцатая и четырнадцатая международная научно-техническая конференция студентов и аспирантов МЭИ «Радиоэлектроника, электротехника и энергетика», МЭИ (ТУ), 2007 — 2008.
За доклад «Реализация библиотеки арифметических операций над полиномами в поле Галуа на ПЛИС типа FPGA» в 2008 г. автор получил почетный диплом 1 степени.
Публикации автора по теме диссертации. Основные результаты работы, опубликованы в 6 статьях и докладах на конференциях, в том числе одна статья опубликована в журнале «Вестник МЭИ», входящий в перечень ВАК РФ.
Структура и объём диссертационной работы. Работа состоит из введения, четырёх глав, заключения, списка информационных источников из 79 наименований и 3 приложений. Основная часть работы изложена на 177 страницах машинописного текста, содержит 70 рисунков, 27 таблиц. Общий объём диссертации 210 страниц.
Существо и логика проведенных исследований
Для определения состава и выбора алгоритмов типовых функциональных узлов, необходимых для аппаратной реализации PC-кодеков, рассмотрены арифметические операции в поле Галуа и варианты алгоритмов их выполнения. Эта область, с точки зрения аппаратной реализации до настоящего времени исследована мало. По аналогии с временами начального развития вычислительной техники, когда например варианты алгоритмов умножения имели имена своих создателей (алгоритм умножения Бута и др.) известны разные алгоритмы умножения в поле Галуа (алгоритм Мастровито и др.) и если в современных ПЛИС типа FPGA имеются встроенные блоки умножителей чисел, то появление их аналогов для полей Галуа ожидается лишь в будущем. В работе проанализированы также известные алгоритмы кодирования и декодирования PC-кодов (гл. 1) с точки зрения оценки области эффективности их аппаратной реализации (задержка критического пути схемы и количество используемых типовых узлов). На базе проведенных исследований и с учётом специфики элементной базы ПЛИС (гл. 2), особенностей языков описания аппаратуры и САПР ПЛИС разработаны высокоуровневых параметризованные HDL-описания (варьируется разрядность, используется разная аппаратная реализация и т.п.) узлов и блоков PC-кодеков. Для генерации эталонных данных, необходимых для верификации этих описаний разработана библиотека функций на языке MATLAB. После верификации описаний типовых узлов и блоков и синтеза в элементном базисе ПЛИС типа FPGA были исследованы их аппаратные характеристики и определены области их эффективного использования (гл. 3) для разных PC-кодов. Публикации по таким HDL-описаниям узлов и блоков для проектирования PC-кодеков отсутствуют. Для проверки эффективности применения разработанных узлов и блоков был спроектирован многоканальный PC-декодер для высокоскоростных оптических каналов связи, по многим параметрам превосходящий известные аналоги (гл. 4).
